MSP430 Timer_A

Timer_Aモジュールは自由度の高いタイマ・カウンタモジュールです Timer_A module is a flexible timer & counter module.

Diagram

From MSP430x4xx User's Guides(slau056g)
※縮小図はクリックで拡大します Click to enlarge.

Devices

2008.2現在、Timer_Aモジュールは全てのデバイスに搭載されています。
C/C(キャプチャ/コンペア)ブロックの数が3以外のデバイスについて以下に記します。 Timer_A module is supported by all devices (2008.2).
Followings are devices which have less thant two C/C (Capture and Compare)blocks.

[+]Click here to see the device list

Device	Memory (KB)	SRAM (B)	I/O	16ビットタイマ16 bits timer	通信comm	その他etc.
A	B
MSP430F2001	1	128	10	2	-	-	コンパレータComparator
MSP430F2011	2	128	10	2	-	-	コンパレータComparator
MSP430F2002	1	128	10	2	-	USI	8ch, ADC10
MSP430F2012	2	128	10	2	-	USI	8ch, ADC10
MSP430F2003	1	128	10	2	-	USI	4ch, SD16
MSP430F2013	2	128	10	2	-	USI	4ch, SD16
MSP430F415	16	512	48	3,5	-	-	LCD96
MSP430F417	32	1024	48	3,5	-	-	LCD96
MSP430FW423	8	256	48	3,5	-	-	LCD96
MSP430FW425	16	512	48	3,5	-	-	LCD96
MSP430FW427	32	1024	48	3,5	-	-	LCD96
USCI(A)=非同期ASYNC(UART/LIN/IrDA/SPI), USCI(B)=同期SYNC(I²C/SPI)

Timer_A設定フローConfiguration Flow

以下の各項目について設定を行うと自動的にコード(IAR EW C形式)が生成されます。
デフォルトの選択肢は少し明るい色で示されています。 Configure following settings and the codes (IAR EW C) will be generatedautomatically.
Default choice is indicated by bright color.

[+] Timer0_Aの設定settings
- クロックソースClock Source ( TACTL: TASSEL )
- TACLK端子TACLK terminal
- ACLK
- SMCLK
- TAINCLK / INCLK (F1x/F2x: 外部端子External Terminal)（F4x, F20xx: TACLKの反転Reversal of TACLK）
- 分周比Divider( TACTL: ID )
- /1
- /2
- /4
- /8
- Timer_A割り込みTimer_A Interrupt( TACTL: TAIE )
- ディスエーブルDisabled
- TAIFGフラグのセットで割り込みを発生Generate interrupt by setting TAIFG
- 各種設定Various Settings( TACTL : MC, TACCTL0 : CM, CCIS, SCS, CAP, OUTMOD, OUT, TACCR0 : TACCR0)
- 停止Stop
- アップUp
- 連続Continuous
- アップ/ダウンUp/Down
CCR0: 0x0000
CCR1: 0x0000
CCR2: 0x0000
- コンペアCompare
- キャプチャCapture
共通設定Common setting
信号ソース：Signal source:
CCI0A
CCI0B
GND
VCC
コンペアモードの場合、TARがTA0CCR0に一致した際に信号ソースがSCCIにラッチされる。キャプチャモードの場合、この信号ソースがキャプチャのトリガになる In compare mode, signal source is latched to SCCI when TAR value equalsTA0CCR0 value. In capture mode, this signal source gives capture triggers.
キャプチャ/コンペア割り込み：Capture/Compare Interrupt :
無効Disable
有効Enable
コンペアCompare
h (0)
キャプチャCapture
信号の検出エッジ：Signal detection Edge :
検出しないNo Capture (=No detect)
↑Rising Edge
↓Falling Edge
↑ / ↓Both rising and falling edges
信号ソースとクロックの同期：Synchronize signal source with clock :
非同期ASYNC
同期させるSYNC
- コンペアCompare
- キャプチャCapture
共通設定Common setting
信号ソース：Signal source:
CCI0A
CCI0B
GND
VCC
コンペアモードの場合、TARがTA0CCR1に一致した際に信号ソースがSCCIにラッチされる。キャプチャモードの場合、この信号ソースがキャプチャのトリガになる In compare mode, signal source is latched to SCCI when TAR value equalsTA0CCR1 value. In capture mode, this signal source gives capture triggers.
キャプチャ/コンペア割り込み：Capture/Compare Interrupt :
無効Disable
有効Enable
コンペアCompare
h (0)
キャプチャCapture
信号の検出エッジ：Signal detection Edge :
検出しないNo Capture (=No detect)
↑Rising Edge
↓Falling Edge
↑ / ↓Both rising and falling edges
信号ソースとクロックの同期：Synchronize signal source with clock :
非同期ASYNC
同期させるSYNC
- コンペアCompare
- キャプチャCapture
共通設定Common setting
信号ソース：Signal source:
CCI0A
CCI0B
GND
VCC
コンペアモードの場合、TARがTA0CCR2に一致した際に信号ソースがSCCIにラッチされる。キャプチャモードの場合、この信号ソースがキャプチャのトリガになる In compare mode, signal source is latched to SCCI when TAR value equalsTA0CCR2 value. In capture mode, this signal source gives capture triggers.
キャプチャ/コンペア割り込み：Capture/Compare Interrupt :
無効Disable
有効Enable
コンペアCompare
h (0)
キャプチャCapture
信号の検出エッジ：Signal detection Edge :
検出しないNo Capture (=No detect)
↑Rising Edge
↓Falling Edge
↑ / ↓Both rising and falling edges
信号ソースとクロックの同期：Synchronize signal source with clock :
非同期ASYNC
同期させるSYNC
[+] Timer1_A の設定Timer1_A settings
- クロックソースClock Source ()
- TACLK端子TACLK terminal
- ACLK
- SMCLK
- TAINCLK / INCLK (F1x/F2x: 外部端子External Terminal)（F4x, F20xx: TACLKの反転Reversal of TACLK）
- 分周比Divider()
- /1
- /2
- /4
- /8
- Timer_A割り込みTimer_A Interrupt()
- ディスエーブルDisabled
- TAIFGフラグのセットで割り込みを発生Generate interrupt by setting TAIFG
- 各種設定Various Settings()
- 停止Stop
- アップUp
- 連続Continuous
- アップ/ダウンUp/Down
CCR0: 0x0000
CCR1: 0x0000
CCR2: 0x0000
CCR3: 0x0000
CCR4: 0x0000
- コンペアCompare
- キャプチャCapture
共通設定Common setting
信号ソース：Signal source:
CCI1A
CCI1B
GND
VCC
コンペアモードの場合、TARがTA1CCR0に一致した際に信号ソースがSCCIにラッチされる。キャプチャモードの場合、この信号ソースがキャプチャのトリガになる In compare mode, signal source is latched to SCCI when TAR value equalsTA1CCR0 value. In capture mode, this signal source gives capture triggers.
キャプチャ/コンペア割り込み：Capture/Compare Interrupt :
無効Disable
有効Enable
コンペアCompare
h (0)
キャプチャCapture
信号の検出エッジ：Signal detection Edge :
検出しないNo Capture (=No detect)
↑Rising Edge
↓Falling Edge
↑ / ↓Both rising and falling edges
信号ソースとクロックの同期：Synchronize signal source with clock :
非同期ASYNC
同期させるSYNC
- コンペアCompare
- キャプチャCapture
共通設定Common setting
信号ソース：Signal source:
CCI1A
CCI1B
GND
VCC
コンペアモードの場合、TARがTA1CCR1に一致した際に信号ソースがSCCIにラッチされる。キャプチャモードの場合、この信号ソースがキャプチャのトリガになる In compare mode, signal source is latched to SCCI when TAR value equalsTA1CCR1 value. In capture mode, this signal source gives capture triggers.
キャプチャ/コンペア割り込み：Capture/Compare Interrupt :
無効Disable
有効Enable
コンペアCompare
h (0)
キャプチャCapture
信号の検出エッジ：Signal detection Edge :
検出しないNo Capture (=No detect)
↑Rising Edge
↓Falling Edge
↑ / ↓Both rising and falling edges
信号ソースとクロックの同期：Synchronize signal source with clock :
非同期ASYNC
同期させるSYNC
- コンペアCompare
- キャプチャCapture
共通設定Common setting
信号ソース：Signal source:
CCI1A
CCI1B
GND
VCC
コンペアモードの場合、TARがTA1CCR2に一致した際に信号ソースがSCCIにラッチされる。キャプチャモードの場合、この信号ソースがキャプチャのトリガになる In compare mode, signal source is latched to SCCI when TAR value equalsTA1CCR2 value. In capture mode, this signal source gives capture triggers.
キャプチャ/コンペア割り込み：Capture/Compare Interrupt :
無効Disable
有効Enable
コンペアCompare
h (0)
キャプチャCapture
信号の検出エッジ：Signal detection Edge :
検出しないNo Capture (=No detect)
↑Rising Edge
↓Falling Edge
↑ / ↓Both rising and falling edges
信号ソースとクロックの同期：Synchronize signal source with clock :
非同期ASYNC
同期させるSYNC
- コンペアCompare
- キャプチャCapture
共通設定Common setting
信号ソース：Signal source:
CCI1A
CCI1B
GND
VCC
コンペアモードの場合、TARがTA1CCR3に一致した際に信号ソースがSCCIにラッチされる。キャプチャモードの場合、この信号ソースがキャプチャのトリガになる In compare mode, signal source is latched to SCCI when TAR value equalsTA1CCR3 value. In capture mode, this signal source gives capture triggers.
キャプチャ/コンペア割り込み：Capture/Compare Interrupt :
無効Disable
有効Enable
コンペアCompare
h (0)
キャプチャCapture
信号の検出エッジ：Signal detection Edge :
検出しないNo Capture (=No detect)
↑Rising Edge
↓Falling Edge
↑ / ↓Both rising and falling edges
信号ソースとクロックの同期：Synchronize signal source with clock :
非同期ASYNC
同期させるSYNC
- コンペアCompare
- キャプチャCapture
共通設定Common setting
信号ソース：Signal source:
CCI1A
CCI1B
GND
VCC
コンペアモードの場合、TARがTA1CCR4に一致した際に信号ソースがSCCIにラッチされる。キャプチャモードの場合、この信号ソースがキャプチャのトリガになる In compare mode, signal source is latched to SCCI when TAR value equalsTA1CCR4 value. In capture mode, this signal source gives capture triggers.
キャプチャ/コンペア割り込み：Capture/Compare Interrupt :
無効Disable
有効Enable
コンペアCompare
h (0)
キャプチャCapture
信号の検出エッジ：Signal detection Edge :
検出しないNo Capture (=No detect)
↑Rising Edge
↓Falling Edge
↑ / ↓Both rising and falling edges
信号ソースとクロックの同期：Synchronize signal source with clock :
非同期ASYNC
同期させるSYNC

▼ 生成コード (IAR EW C)
＊バグがあるかもしれません。各自ご確認の上ご利用ください。 \/ Generated Code (IAR EW C)
It may contain some bugs. Please check it on your own.

Timer_A レジスタ一覧Register List

MSP430F415などTimer_Aを複数搭載しているデバイスではレジスタ名称が以下のような対応になります。
Timer_A3とTimer_A5の二つを搭載しているデバイスでは、 Timer_A3は（たとえばTACTLとTA0CTLという風に）
二つの名称で定義されています。In devices which have more than one Timer_A such as MSP430F415, Timer_A3register items is given two names like "TACTL" and "TA0CTL".

デバイスDevice

F2001	F2002
F2011	F2012
F2003	F2013

その他Etc.

F415	F417
FW423	FW425
FW427

搭載されているタイマSupported Timer

Timer_A2搭載Timer_A2

Timer_A3搭載Timer_A3

Timer_A3とTimer_A5の2つBoth Timer_A2 and Timer_A3

レジスタ名Register name

Timer_A2

Timer_A3

Timer_A5

Timer_A 制御Timer_A control

TACTL

TA1CTL

TA0CTL

Timer_A カウンタTimer_A counter

TAR

TA1R

TA0R

Timer_A C/C制御 0Timer_A C/C control 0

TACCTL0

TA1CCTL0

TA0CCTL0

Timer_A C/C制御 1Timer_A C/C control 1

TACCTL1

TA1CCTL1

TA0CCTL1

Timer_A C/C制御 2Timer_A C/C control 2

TACCTL2

TA1CCTL2

TA0CCTL2

Timer_A C/C制御 3Timer_A C/C control 3
(Timer_A5 Only)

TA1CCTL3

Timer_A C/C制御 4Timer_A C/C control 4
(Timer_A5 Only)

TA1CCTL4

Timer_A C/C 0

TACCR0

TA1CCR0

TA0CCR0

Timer_A C/C 1

TACCR1

TA1CCR1

TA0CCR1

Timer_A C/C 2

TACCR2

TA1CCR2

TA0CCR2

Timer_A C/C 3
(Timer_A5のみ)(Only Timer_A5)

TA1CCR3

Timer_A C/C 4
(Timer_A5のみ)(Only Timer_A5)

TA1CCR4

Timer_A 割り込みベクタInterrupt vector

TAIV

TA1IV

TA0IV

[+] 0160h TACTL (TA0CTL) (Timer_A2 / A3) 制御レジスタControl Register

bit	R/W	name	detail	初期値・状態Initial state & value
15	R/W	未使用Unused	未使用Unused	000000	未使用Unused
14
13
12
11
10
9	R/W	TASSEL	Timer_A クロックソースTimer_A Clock source	00	TACLK
8
7	R/W	ID	入力クロック分周比Input clock division factor	00	/1
6
5	R/W	MC	カウントモード制御Count mode control	00	停止Stop
4
3	R/W	未使用Unused	未使用Unused	0	未使用Unused
2	W	TACLR	Timer_A のクリアTimer_A clear	0
1	R/W	TAIE	Timer_A 割り込みイネーブルTimer_A interrupt enable	0	割り込みディスエーブルInterrupt disable
0	R/W	TAIFG	Timer_A 割り込みフラグTimer_A interrupt flag	0

[+] 0162h TACCTL0 (TA0CCTL0) (Timer_A2 / A3) C/C制御レジスタ0control register0

bit	R/W	name	detail	初期値・状態Initial state & value
15	R/W	CM	キャプチャのタイミング設定Capture timing setting	00	キャプチャしないNo Capture
14
13	R/W	CCIS	C/Cの入力選択C/C input selection	00	CCIxA
12
11	R/W	SCS	キャプチャ・ソース同期/非同期選択Capture Source SYNC/ASYNC selection	0	非同期キャプチャASYNC capture
10	R	SCCI	同期キャプチャ / コンペア入力SYNC capture/compare input	0
9	R	未使用Unused	未使用Unused	0	未使用Unused
8	R/W	CAP	キャプチャ / コンペアの選択Capture / Compare Selection	0
7	R/W	OUTMOD	出力モードの選択Output mode selection	000
6
5
4	R/W	CCIE	キャプチャ / コンペア割り込みイネーブルCapture / Compare Interrupt enable	0
3	R	CCI	キャプチャ / コンペアタイミング信号Capture / Compare timing signal	0
2	R/W	OUT	OUT出力フラグOUT output flag	0
1	R/W	COV	キャプチャ・オーバーフロー検出Capture overflow detection	0
0	R/W	CCIFG	キャプチャ / コンペア　割り込みフラグCapture/Compare Interrupt flag	0

[+] 0164h TACCTL1 (TA0CCTL1) (Timer_A2 / A3) C/C 制御レジスタ1control register 1

[+] 0166h TACCTL2 (TA0CCTL2) (Timer_A2 / A3) C/C 制御レジスタ2control register 2

[+] 0170h TAR (TA0R) (Timer_A2 / A3) カウンタレジスタCounter Register

bit	R/W	name	detail	初期値・状態Initial state & value
15	R/W	TAR / TA0R	Timer_AカウンタTimer_A counter	0	0
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0

[+] 0172h TACCR0 (TA0CCR0) (Timer_A2 / A3) C/Cレジスタ0register 0

bit	R/W	name	detail	初期値・状態Initial state & value
15	R/W	TACCR0 / TA0CCR0	Timer_A C/CレジスタTimer_A C/C register	0	0
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0

[+] 0174h* TACCR1 (TA0CCR1) (Timer_A2 / A3) C/Cレジスタ1register 1

[+] 0176h TACCR2 (TA0CCR2) (Timer_A2 / A3) C/Cレジスタ2register 2

[+] 012Eh TAIV (TA0IV) (Timer_A2 / A3) C/C割り込みベクタレジスタInterrupt vector register

bit	R/W	name	detail	初期値・状態Initial state & value
15	R	-	Timer_A C/CレジスタTimer_A C/C register	0	割り込みの保留は無しno hold of interrupt
14
13
12
11
10
9
8
7
6
5
4
3	R	TA0IV / TAIV0
2
1
0	R	-

[+] 0180h TA1CTL (Timer_A5) 制御レジスタControl register

[+] 0182h TA1CCTL0 (Timer_A5) C/C制御レジスタ0Control register 0

[+] 0184h TA1CCTL1 (Timer_A5) C/C制御レジスタ1Control register 1

[+] 0186h TA1CCTL2 (Timer_A5) C/C制御レジスタ2Control register 2

[+] 0188h TA1CCTL3 (Timer_A5) C/C制御レジスタ3Control register 3

[+] 018Ah TA1CCTL4 (Timer_A5) C/C制御レジスタ4Control register 4

[+] 0190h TA1R (Timer_A5) カウンタレジスタCounter register

[+] 0192h TA1CCR0 (Timer_A5) C/Cレジスタ0register 0

[+] 0194h TA1CCR1 (Timer_A5) C/Cレジスタ1register 1

[+] 0196h TA1CCR2 (Timer_A5) C/Cレジスタ2register 2

[+] 0198h TA1CCR3 (Timer_A5) C/Cレジスタ3register 3

[+] 019Ah TA1CCR4 (Timer_A5) C/Cレジスタ4register 4

[+] 011Eh TA1IV (Timer_A5) 割り込みベクタレジスタInterrupt vector register

機能別レジスタ項目詳細Functional Groupings of Register Items

(勝手な分類であり、公式なものではありません)(This is not universally endorsed)

機能Function	レジスタ項目Register Item
Timer_A タイマ・クロック関連Timer_A timer and clock related	TASSEL, ID, MC, TACLR,TAIFG, TAIE
キャプチャモード / コンペアモードの選択Capture / Compare mode selection	CAP
コンペアモード関連Compare mode related	OUTMOD, OUT, SCCI
キャプチャモード関連Capture mode related	CM, SCS, COV
キャプチャモード / コンペアモード共通関連Capture & Compare mode commonly related	CCIS, CCI, CCIE, CCIFG
Timer_A割り込みベクタTimer_A interrupt vector	TAIV

Timer_Aタイマ・クロック関連timer and clock related

回路図を見るSee Diagram

クロックソースの選択Clock source selection
TASSEL		クロックソースClock source
2bits	IAR EW const	クロックソースClock source
00	TASSEL_0	TACLK	TACLK端子入力TACLK terminal input
01	TASSEL_1	ACLK	補助クロックAuxiliary Clock
10	TASSEL_2	SMCLK	サブメインクロックSub main clock
11	TASSEL_3	INCLK	INCLK 端子入力INCLK input terminal ( F11x1, F11x2, F12x, F12x2, F21x1 )
			TACLKの反転Reversed TACLK ( F20xx, F4xx family )
			TAINCLK端子入力 (上記以外のF1xxファミリ, 上記以外のF2xxファミリ)TAINCLK terminal input F1xx family other than those above, F2xx family other than those above

分周比の選択Selection of division factor
ID		分周Frequency division
2bits	IAR EW const	分周Frequency division
00	ID_0	/ 1
01	ID_1	/ 2
10	ID_2	/ 4
11	ID_3	/ 8

カウントモードの選択Count mode selection
MC		カウントモードCount mode
2bits	IAR EW const	カウントモードCount mode
00	MC_0	停止Stop	カウントしないNo count
01	MC_1	アップUp
10	MC_2	連続Continuous
11	MC_3	アップ・ダウンUp Down

Timer_AのクリアTimer_A clear
TACLR		Timer_AのクリアTimer_A clear
1bit	IAR EW const	Timer_AのクリアTimer_A clear
00	-	-
01	TACLR	TAR, TACLK分周比, アップ/ダウンモードでのカウント方向がリセットされる。 TACLRは自動的にリセットされ常に0が読み出されるTAR, TACLK division factor and Count direction in Up down mode are reset. TACLR is automatically reset and always read 0.
Timer_A割り込みフラグTimer_A interrupt flag
TAIFG		割り込みフラグInterrupt flag
2bits	IAR EW const	割り込みフラグInterrupt flag
00	-	-
01	TAIFG	TARカウンタのオーバフローでセットされる TAIVをアクセスするとクリアされるTAIFG is set by overflow of TAR counter and is reset by TAIV clear.
TAIFGによる汎用割り込み許可General interrupt enable by TAIFG set.
TAIE		汎用割り込み許可General interrupt enable
1bit	IAR EW const	汎用割り込み許可General interrupt enable
0	-	-
1	TAIE	TAIFGフラグのセットで汎用割り込みを発生 (SRのGIEフラグがセットされている必要あり)Generate General interrupt by TAIFG set. (SR's GIE flag need to be set)

キャプチャモード / コンペアモード選択Capture / Compare mode selection

回路図を見るSee Diagram

キャプチャモード／コンペアモード選択Capture mode / Compare mode selection
CAP		モードmode
2bits	IAR EW const	モードmode
0	-	コンペア・モードCompare mode
1	CAP	キャプチャ・モードCapture mode

コンペアモード関連Compare mode related

回路図を見るSee Diagram

出力モードOutpu mode 各出力は上記設定フローでお試しくださいPlease test each output on "configuration flow" above.
OUTMOD		出力モードOutput mode
1bit	IAR EW const	出力モードOutput mode
000	OUTMOD_0	OUTビットの値OUT bit value
001	OUTMOD_1	セットSet
010	OUTMOD_2	トグル／リセットToggle/Reset
011	OUTMOD_3	セット／リセットSet/Reset
100	OUTMOD_4	トグルToggle
101	OUTMOD_5	リセットReset
110	OUTMOD_6	トグル／セットToggle/Set
111	OUTMOD_7	リセット／セットReset/Set
出力の設定/出力状態の取得Output setting / Get output state 出力の状態を読み出せる。 OUTMOD=0のときには出力を設定できるCan read output state. output can be controled when OUTMOD=0
OUT		状態取得 / 出力設定Get state/ Output setting
2bits	IAR EW const	状態取得 / 出力設定Get state/ Output setting
0	-	OUT=Low / Lowを出力OUT=Low / output Low
1	OUT	OUT=High / Highを出力OUT=high / output High
EQUxでラッチされたCCI信号の取得Get CCI signal latched by EQUx
SCCI		状態取得　（読み取りのみ）Get state (read only)
1bit	IAR EW const	状態取得　（読み取りのみ）Get state (read only)
0	-	CCIはLOWCCI is Low
1	SCCI	CCIはHIGHCCI is High

キャプチャモード関連Capture mode related

回路図を見るSee Diagram

キャプチャ・モード（キャプチャ信号検出エッジの選択）Capture mode (selection of capture signal detection edge)
CM		キャプチャタイミングCapture timing
1bit	IAR EW const	キャプチャタイミングCapture timing
00	CM_0	キャプチャしないNo capture
01	CM_1	立ち上がりエッジでのキャプチャCapture at rising edge
10	CM_2	立下りエッジでのキャプチャCapture at falling edge
11	CM_3	立ち上がりと立下り両方のエッジでのキャプチャcapture at both rising and falling edge
キャプチャソースとクロックの同期Synchronize capture source with clock
SCS		同期状態SYNC state
2bits	IAR EW const	同期状態SYNC state
0	-	キャプチャソースとクロックを同期させないAsynchronize capture source with clock
1	SCS	キャプチャソースをクロックに同期させるSynchronize capture source with clock
キャプチャ・オーバフローCapture overflow
COV		発生状態Occurrence state
2bits	IAR EW const	発生状態Occurrence state
0	-	キャプチャ・オーバフローが発生してないCapture over flow did not occurred
1	COV	キャプチャ・オーバフローが発生した。 CCRレジスタを読み出す前に別のキャプチャが発生してしまったことを示します。自動的にクリアされません。Capture over flow occurred. This shows occurrence of another capture before reading CCR register. This will not cleared automatically.

キャプチャモード / コンペアモード共通関連Capture / Compare mode related

回路図を見るSee Diagram

キャプチャ/コンペア信号ソースの選択Capture / Compare signal source selection
CCIS		信号ソースの選択Signal source selection
2bits	IAR EW const	信号ソースの選択Signal source selection
00	CCIS_0	CCIxA
01	CCIS_1	CCIxB
10	CCIS_2	GND
11	CCIS_3	VCC
キャプチャ/コンペア信号状態の取得Get Capture/Compare signal state
CCI		状態取得　（読み取りのみ）Get state (read only)
1bit	IAR EW const	状態取得　（読み取りのみ）Get state (read only)
0	-	CCISはLOWCCIS is LOW
1	CCI	CCISはHIGHCCIS is HIGH
キャプチャ/コンペア割り込みイネーブルCapture/Compare Interrupt enable
CCIE		汎用割り込み許可General Interrupt disable
2bits	IAR EW const	汎用割り込み許可General Interrupt disable
0	-	-
1	CCIE	CCIFGフラグのセットで汎用割り込みを発生 (SRのGIEフラグがセットされている必要あり) Generate General Interrupt with CCIFG flag set. (SR's GIE flag should be set)
キャプチャ/コンペア割り込みフラグCapture/Compare Interrupt flag
CCIFG		割り込みフラグInterrupt flag
2bits	IAR EW const	割り込みフラグInterrupt flag
0	-	-
1	CCIFG	コンペアモードの場合、コンペアの一致(TAR=TACCRx)でセットされる。キャプチャモードの場合、キャプチャの発生でセットされる。 TAIVをアクセスするとクリアされるIn compare mode, this flag is set when TAR = TACCRx. In Capture mode, it is set when a capture occurs. Accessing TAIV will clear this flag.

割り込みフラグInterrupt Flag

割り込みフラグInterrupt Flag
TAIV		割り込みフラグInterrupt flag	割り込み優先順位複数の割り込みフラグが同時にセットされる際には TAIVを複数回読み出す必要がある。読み出しごとにこの優先順位で最上位にあるものから読み出される Priority of Interrupt When multiple interrupt flags are set at a time, TAIV should be read multiple times. For each reading, the top interrupt flag is read out in this priority order.
3bits	TAIV値	割り込みフラグInterrupt flag
000	00h	保留中の割り込み無しNo hold of interrupt	-
001	02h	CCR1のCCIFGCCR1's CCIFG	最上位Top
010	04h	CCR2のCCIFGCCR2's CCIFG
011	06h	CCR3のCCIFGCCR3's CCIFG
100	08h	CCR4のCCIFGCCR4's CCIFG
101	0Ah	TAIFG
110	0Ch	-
111	0Eh	-	最下位Bottom

MSP430 Timer_A

Diagram

Devices

Timer_A設定フローConfiguration Flow

Timer_A レジスタ一覧Register List

機能別レジスタ項目詳細Functional Groupings of Register Items

Timer_Aタイマ・クロック関連timer and clock related

キャプチャモード / コンペアモード選択Capture / Compare mode selection

コンペアモード関連Compare mode related

キャプチャモード関連Capture mode related

キャプチャモード / コンペアモード共通 関連Capture / Compare mode related

割り込みフラグInterrupt Flag

キャプチャモード / コンペアモード共通関連Capture / Compare mode related